次の表に、非プロジェクト モードでの基本的な Tcl コマンドを示します。非プロジェクト モードを使用する場合、デザインは read_verilog、read_vhdl、read_edif、read_ip、read_bd、および read_xdc コマンドを使用してコンパイルされます。ソースはコンパイル用に順序付けられ、合成に渡されます。Vivado Design Suite Tcl シェルまたは Tcl バッチ スクリプトの使用に関する詳細は、Tcl の使用を参照してください。
注記: このガイドには、使用可能な Tcl コマンドすべての説明が含まれるわけではありません。
『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835) および
『Vivado Design Suite ユーザー ガイド: Tcl スクリプト機能の使用』 (UG894) を参照してください。
| コマンド | 説明 |
|---|---|
| read_edif | EDIF または NGC ネットリスト ファイルを現在のプロジェクトのデザイン ソース ファイルセットにインポートします。 |
| read_verilog | 非プロジェクト セッション用に Verilog (.v) および SystemVerilog (.sv) ソース ファイルを読み込みます。 |
| read_vhdl | 非プロジェクト セッション用に VHDL (.vhd または .vhdl) ソース ファイルを読み込みます。 |
| read_ip | 非プロジェクト セッション用に既存の IP (.xci または .xco) プロジェクト ファイルを読み込みます。Vivado IP (.xci) の場合、ネットリストが IP ディレクトリにあれば、デザイン チェックポイント (.dcp) の合成済みネットリストが IP のインプリメントに使用されます。ネットリストが IP ディレクトリにない場合は、RTL ソースが最上位デザインの残りの部分と一緒に使用されます。.xco の IP プロジェクトでは .ngc ネットリストが使用されます。 注記:
UltraScale デバイスのデザインでは .xco ファイルはサポートされなくなっています。
|
| read_checkpoint | デザイン チェックポイントをインメモリ デザインに読み込みます。 |
| read_xdc | 非プロジェクト セッション用に .sdc または .xdc フォーマットの制約ソース ファイルを読み込みます。 |
| read_bd | 非プロジェクト セッション用に既存の IP インテグレーター ブロック デザイン (.bd) を読み込みます。 |
| set_param set_property |
さまざまな目的で使用されます。たとえば、デザイン設定、ツール設定の定義など。 |
| link_design | セッションでネットリスト ソースを使用している場合に、デザインを合成用にコンパイルします。 |
| synth_design | デザインの最上位モジュールとターゲット パーツを引数として Vivado 合成を実行します。 |
| opt_design | 高度なデザイン最適化を実行します。 |
| power_opt_design | システム全体の消費電力を削減するためクロック ゲーティングを実行します(オプション)。 |
| place_design | デザインを配置します。 |
| phys_opt_design | タイミングまたは配線性を向上するため物理ロジック最適化を実行します(オプション)。 |
| route_design | デザインを配線します。 |
| report_* | デザイン プロセスのさまざまな段階のレポートを生成します。 |
| write_bitstream | ビットストリーム ファイルを生成して DRC を実行します。 |
| write_checkpoint | フローの任意の段階でのデザインを保存します。デザイン チェックポイントには、ネットリスト、制約 (フローで実行された最適化を含む)、インプリメンテーション結果が含まれます。 |
| start_gui stop_gui |
メモリ上でアクティブ デザインを Vivado IDE で開く、または閉じます。 |