概要 - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: Vivado IDE の使用 (UG893)

Document ID
UG893
Release Date
2023-10-25
Version
2023.2 日本語

AMD Vivado™ 統合設計環境 (IDE) は、優れた機能を持つ、使いやすいグラフィカル ユーザー インターフェイス (GUI) です。すべてのツールおよびツール オプションは、ネイティブ ツール コマンド言語 (Tcl) で記述されているため、Vivado IDE と Vivado Design Suite Tcl シェルの両方で利用可能です。解析や制約の割り当ては、設計プロセス全体で可能です。たとえば、合成後、配置後、配線後のいつでもタイミングや消費電力の見積もりを実行できます。データベースは Tcl を使用してアクセスできるので、制約、デザイン コンフィギュレーション、またはツール設定は、ほとんどの場合インプリメンテーションし直さなくてもリアルタイムに変更できます。

Vivado IDE に含まれる次の新しいアルゴリズムにより、デザイン パフォーマンスを改善できます。

  • レジスタ転送レベル (RTL) デザイン (VHDL、Verilog、SystemVerilog)
  • コア IP (Intellectual Property) の統合
  • Vivado シミュレータを使用したビヘイビアー、論理、タイミング シミュレーション
  • Vivado 合成
  • 配置および配線を実行する Vivado インプリメンテーション
  • デバッグ用の Vivado シリアル I/O およびロジック アナライザー
  • Vivado 消費電力解析
  • SDC ベースのザイリンクス デザイン制約 (XDC) を使用したタイミング制約入力
  • スタティック タイミング解析
  • ハイレベルなフロアプラン
  • 配置および配線の詳細変更
  • ビットストリーム生成

Vivado IDE では、メモリ内でデザインを開くというコンセプトを導入しています。デザインを開くと、デザイン フローのその特定段階でのネットリストが読み込まれ、制約がデザインに割り当てられ、デザインがターゲッ ト デバイスに適用されます。これにより、デザインを各段階で視覚化して処理できます。

異なるインプリメンテーション オプションの試行、タイミング制約の調整、Vivado IP カタログでの IP の検索、シミュレーションの実行、フロアプラン手法を使用した物理制約の適用を実行できます。リソース使用率、インターコネクト遅延、消費電力、配線接続性を早期に見積もると、適切なロジック設計、デバイスの選択、フロアプランに役立ちます。インプリメンテーション フローを進めていくにつれ、デザインの完成度を高めていくことができます。

重要: Vivado IDE では、7 シリーズ以降のデバイスをターゲッ トとするデザインのみがサポートされます。
トレーニング: このガイドに示されている概念は、Vivado Design Suite を使用した FPGA の設計 1Vivado Design Suite を使用した FPGA の設計 2Vivado Design Suite を使用した FPGA の設計 3Vivado Design Suite を使用した FPGA の設計 4 などのトレーニング コースで学ぶことができます。