IP コアの出力ファイルの生成 - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力 (UG895)

Document ID
UG895
Release Date
2023-10-19
Version
2023.2 日本語

IP コアには、デザイン フロー全体で IP をサポートするために必要なファイルが含まれます。IP モジュールをデザインに統合させるための Verilog または VHDL インスタンシエーション テンプレート、IP コアのタイミング制約や物理制約を提供するデザイン制約ファイル (XDC)、デザイン階層で IP をサポートするための合成済みネットリストやデザイン チェックポイントなどがそうしたファイルです。これらのファイルは、まとめて出力ファイルと呼ばれます。これらのファイルには、AMD IP カタログでパッケージされた IP に含まれているものもあれば、現在のデザインでカスタマイズされている IP 用に生成されるものもあります。

IP カタログから IP をカスタマイズすると、[Generate Output Products] ダイアログ ボックスが開きます。このダイアログ ボックスは、[Sources] ウィンドウで IP を右クリックして Generate Output Products コマンドをクリックして開くこともできます。

図 1. IP 出力ファイルの生成

デフォルトでは、アウト オブ コンテキスト フローをサポートする IP に対しては、合成済みチェックポイント ファイルが自動的に生成されますが、[Synthesis Options] をグローバル合成に設定すると、出力ファイルの作成時に DCP ファイルが生成されないようにできます。アウト オブ コンテキスト フローの使用については、 『Vivado Design Suite ユーザー ガイド: IP を使用した設計』 (UG896) を参照してください。

IP コアで必要な出力ファイルをデザイン プロジェクトに追加したら、デザイン階層に IP をインスタンシエートする必要があります。このとき、デザインへの IP インスタンシエーションで説明されているように、IP モジュールまたはエンティティがデザインに統合されます。