IP ボードの認識機能 - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力 (UG895)

Document ID
UG895
Release Date
2023-10-19
Version
2023.2 日本語

AMDのターゲット リファレンス プラットフォームまたは評価ボードには、ターゲット ボードで使用される FPGA ピンが IP で認識される機能があります。これを「ボード認識」と呼びます。IP インテグレーターのボード/接続のオートメーション機能により、情報に基づいて、IP インターフェイス/ポートがボード上の外部ポートに接続されます。IP インテグレーターにより適切な物理制約および I/O ポートに必要なその他の I/O 制約が作成されます。

現時点でのボード認識のある IP のリスト:

  • axi_emc_v3_0
  • axi_ethernet_buffer_v2_0
  • axi_ethernet_v7_2
  • axi_ethernetlite_v3_0
  • axi_gpio_v2_0
  • axi_iic_v2_1
  • axi_noc_v1_0
  • axi_pcie3_v3_0
  • axi_quad_spi_v3_2
  • axi_uart16550_v2_0
  • axi_uartlite_v2_0
  • clk_gen_sim_v1_0
  • clk_wiz_v5_4
  • clk_wiz_v6_0
  • clk_wizard_v1_0
  • cmac_usplus_v3_1
  • cmac_v2_6
  • ddr3_v1_4
  • ddr4_pl_v1_0
  • ddr4_v2_2
  • ethernet_1_10_25g_v2_7
  • gig_ethernet_pcs_pma_v16_2
  • i2s_receiver_v1_0
  • i2s_transmitter_v1_0
  • interlaken_v2_4
  • iomodule_v3_1
  • l_ethernet_v3_2
  • microblaze_mcs_v2_3
  • microblaze_mcs_v3_0
  • mig_7series_v4_2
  • mipi_csi2_rx_subsystem_v5_1
  • mipi_dphy_v4_3
  • mipi_dsi_tx_subsystem_v2_2
  • mrmac_v1_6
  • pcie4_uscale_plus_v1_3
  • pcie4c_uscale_plus_v1_0
  • pcie_3port_switch_v1_0
  • pcie_dma_versal_v2_0
  • pcie_versal_v1_0
  • proc_sys_reset_v5_0
  • qdma_v4_0
  • system_management_wiz_v1_3
  • tmr_comparator_v1_0
  • tmr_sem_v1_0
  • tmr_voter_v1_0
  • tri_mode_ethernet_mac_v9_0
  • tsn_temac_v1_0
  • usxgmii_v1_2
  • vcu_ddr4_controller_v1_1
  • versal_cips_v3_2
  • xdma_v4_1
  • xxv_ethernet_v4_0
注記: リスト内の IP は、ターゲット ボードごとに IP の component.xml の BOARD.ASSOCIATED_PARAM パラメーターに基づいて、1 つまたは複数のボードを認識するようになっています。