Vivado Design Suite を使用すると、RTL の作成からビットストリームの生成までデザイン フロー全体を管理できます。追加できるソースは、RTL ソース ファイル、AMD IP カタログからの IP、Vivado IP インテグレーターで作成されたブロック デザイン、デジタル信号処理 (DSP) ソース、階層モジュール用の EDIF ネットリストです。IP には、Vivado ツールで生成された XCI または XCIX ファイル、CORE Generator ツールで生成されたレガシ XCO ファイル、およびプリコンパイルされた EDIF または NGC 形式の IP ネットリストを含めることができます。RTL 情報の詳細は、RTL 解析 を参照してください。
注記:
ISE® の IP は、7 シリーズ デバイスでのみサポートされます。ISE フォーマットの IP (.ngc) は、AMD UltraScale™
デバイスではサポートされなくなっています。これらの IP は、UltraScale デバイス デザインを開始する前にネイティブ Vivado Design Suite 形式に移行しておく必要があります。
RTL プロジェクトから、RTL をエラボレートして解析し、構文とデザイン コンストラクトが正しいことを確認したら、さまざまな合成やインプリメンテーション run を実行および管理し、デザインと run 結果を解析できます。また、タイミング クロージャを達成するため、さまざまな制約やインプリメンテーション ストラテジを試すこともできます。