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をクリックします。注記: または、Flow Navigator で Add Sources をクリックするか、Sources ウィンドウを右クリックし、Add Sources をクリックします。
- Add Sources ウィザードで、Add or Create Design Sources を選択して、Next をクリックします。
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Add or Create Design Sources ページで次のオプションを設定し、Finish をクリックします。
- Add Files
- プロジェクトに追加するファイルを選択するためのファイル ブラウザーが表示されます。RTL プロジェクトには、HDL、EDIF、NGC、BMM、ELF、DCP などのファイル タイプを追加できます。注記: Add Source Files ダイアログ ボックスでは、各ファイルまたはディレクトリがそれとわかるようなアイコンで表示されます。小さい赤い四角は、読み出し専用であることを示します。
- Add Directories
- 選択したディレクトリに含まれるすべてのファイルを追加します。指定したディレクトリにある有効なソース ファイルがすべてプロジェクトに追加されます。
- Create File
- VHDL、Verilog、Verilog ヘッダー、または SystemVerilog ファイルを作成する Create Source File ダイアログ ボックスが開きます。
- Library
- RTL ライブラリを指定します (1 つのファイル、または 1 つのディレクトリ内にある複数のファイルを指定)。定義済みのライブラリ名の中から選択するか、新規ライブラリ名を入力します。注記: このオプションは、VHDL ファイルの場合のみ使用できます。デフォルトでは、HDL ソース ファイルは xil_defaultlib ライブラリに追加されます。必要に応じて、ユーザー VHDL ライブラリを作成し、参照できます。Verilog および SystemVerilog ファイルの場合は、xil_defaultlib のままにしておきます。
- Remove
- 追加するファイルのリストから選択したソース ファイルを削除します。
- Move Up/Move Down
- ファイルまたはディレクトリをリストの上または下方向に移動します。このファイル順は、合成やシミュレーションなどのダウンストリーム プロセスでのエラボレーションやコンパイルの順序に影響します。最上位モジュールの指定とソース ファイルの順序の変更を参照してください。
- Scan and Add RTL Include Files into Project
- 追加された RTL ファイルをスキャンし、参照された Verilog のインクルード ファイルをローカルのプロジェクト ディレクトリ構造にインポートします。
- Copy Sources into Project
- 元のファイルを参照するのではなく、ローカル ファイルをコピーします。注記: Add Directories ボタンをクリックしてソース ファイルのディレクトリを追加した場合は、ファイルがローカルのプロジェクトにコピーされる際にディレクトリ構造もそのまま保持されます。詳細は、リモート ソースの参照またはプロジェクト ディレクトリへのソースのコピーを参照してください。
- Add Sources from Subdirectories
- Add Directories で指定したディレクトリのサブディレクトリに含まれるソース ファイルをすべて追加します。