IP インテグレーターのブロック デザインは、HDL デザインの階層にインスタンシエートするか、またはデザイン階層の最上位に定義できます。
既存のデザイン階層にブロック デザインを統合するには、ブロック デザインの HDL ラッパーを開きます。出力ファイルを生成するとき、ブロック デザインの HDL ラッパーまたはインスタンシエーション テンプレートが作成されます。HDL ラッパーには、ブロック デザインの Verilog モジュール宣言または VHDL エンティティ宣言が含まれ、ブロック デザイン モジュールのインスタンスが作成されます。必要に応じて HDL ラッパーでインスタンス定義を変更でき、それをデザイン階層にコピーして貼り付けることができます。
図 1. ブロック デザイン ラッパーの変更
また、HDL ラッパーは、デザインの最上位にブロック デザインを定義するときにも使用できます。詳細は、 『Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計』 (UG994) を参照してください。