IP で生成されるディレクトリおよびファイル - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: IP を使用した設計 (UG896)

Document ID
UG896
Release Date
2023-11-03
Version
2023.2 日本語

次の表に、IP が生成されるときに出力されるターゲット ディレクトリおよびファイルをリストします。

関連ファイルのリストを取得するには、AMDではファイルおよびディレクトリ構造表示を確認するのではなく、Tcl コマンドを使用することをお勧めします。たとえば、IP カスタマイズ ファイルのクエリ検索に示すように、Tcl コマンドの get_files を使用します。詳細は、 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835) を参照してください。

表 1. IP 出力ファイル
ディレクトリ名、ファイル名、またはファイル タイプ 説明
/doc 各リリースでの IP の変更点を示す <Core_Name> _changelog.txt ファイルが含まれます。
/sim IP のシミュレーション ソース ファイルが含まれます。このディレクトリはすべての IP にあるわけではありません。
/synth IP の合成可能なソース ファイルが含まれます。このディレクトリは、シミュレーション専用の Verification IP などの合成をサポートしない IP にはありません。
<ip_name>.xci IP のカスタマイズ情報が含まれます。このファイルから、出力ファイルを生成できます。IP カタログの IP にアップグレード パスが存在していれば、このファイルから新バージョンにアップグレードできます。
<ip_name>.xcix デザイン内の IP 間で共通のエレメントをすべてリストするコア コンテナー ファイル。
<ip_name>.xml 生成されたファイル、算出されたパラメーター、インターフェイス情報など、IP の現在のステートを管理する BOM (Bill of Material) ファイル。
<ip_name>.veo|vho Verilog (VEO) または VHDL (VHO) インスタンシエーション テンプレート。これらのファイルのいずれかを使用して、デザイン内に IP をインスタンシエートします。
<ip_name>.dcp*

合成後のネットリストと処理済みの XDC 制約を含む合成可能なデザイン チェックポイント ファイル。

AMD では、IP の DCP ファイルを直接参照せず、XCI ファイルを使用することをお勧めしています。XCI ファイルを使用すると、必要に応じて DCP が読み込まれます。

<ip_name>_stub.[v|vhdl]* サードパーティ合成ツールで IP のブラック ボックスを推論するために使用されるモジュール (Verilog) およびコンポーネント (VHDL)。
<ip_name>_funcsim.[v|vhdl]* Vivado 2015.3 より前の合成後の構造シミュレーション ネットリスト ファイル。
<ip_name>_sim_netlist Vivado 2015.3 での合成後の構造シミュレーション ネットリスト ファイル。
<ip_name>.xdc タイミング制約および物理制約。これらのファイルはすべての IP であるわけではなく、そのディレクトリも IP によって異なります。
<ip_name>_in_context.xdc 詳細は、ターゲット クロック周期の設定 を参照してください。
dont_buffer.xdc 廃止済みのファイルです。同じ機能は、<ip_name>_in_context.xdc に含まれます。
<ip_name>_clocks.xdc クロック依存性を含む制約。これらのファイルはすべての IP であるわけではなく、そのディレクトリも IP によって異なります。
<ip_name>_board.xdc プラットフォーム ボード フローで使用される制約。これらのファイルはすべての IP であるわけではなく、そのディレクトリも IP によって異なります。
<ip_name>_ooc.xdc IP をアウト オブ コンテキストで合成する場合に使用されるデフォルトのクロック定義。
IP の暗号化された HDL ファイル IP の合成およびシミュレーションに使用されるファイル。これらのファイルはすべての IP であるわけではなく、そのディレクトリも IP によって異なります。
DCP、_stub、および _funcsim または _sim_netlist ファイルは、合成にアウト オブ コンテキスト フロー (デフォルト) が使用される場合にのみ作成されます。詳細は、IP の合成オプション を参照してください。
注記: サンプル デザインは出力ファイルではありませんが、通常生成されます。サンプル デザイン ファイルは、サンプル デザインを次のいずれかで開いた場合にのみ使用できます。
  • [Tcl Console] ウィンドウで open_example_project コマンドを使用。
  • Vivado IDE の Open IP Example Design コマンド。

詳細は、IP のサンプル デザインの使用 を参照してください。