Synopsys 社 Synplify Pro または Mentor Graphics 社 Precision のネットリストを AMD IP を含むデザインの合成に使用するには、Manage IP フローを使用して IP (AMD XPM を含む) を作成およびカスタマイズし、各 IP の合成済みデザイン チェックポイント (DCP) を含む出力ファイルを生成します。
DCP ファイルを生成すると、<ip_name>_stub.v および <ip_name>_stub.vhdl という 2 つのスタブ ファイルが作成され、サードパーティ合成ツールでブラック ボックスが推論されるようになります。
Verilog スタブ ファイルまたは VHDL スタブ ファイルをプロジェクトに追加して、サードパーティ合成ツールで使用されるようにします。Verilog または VHDL スタブ ファイルにより、合成中にブラック ボックスが推論され、余分な I/O バッファーは追加されなくなります。
<ip_name>_stub.v および <ip_name>_stub.vhdl には、IP が最上位ポートに接続されている場合に、サードパーティ合成ツールで I/O バッファーが推論されないようにする合成指示子が含まれます。サードパーティ合成ツールでの使用の要件に合わせて、これらの指示子を変更できます。
サードパーティ合成ツールで最上位デザインのネットリストを生成します。
Vivado ネットリスト プロジェクトを作成して最上位デザインを配置配線し、デバイス用のビットストリームを生成します。
次のように、デザインの RTL プロジェクトを作成し、サードパーティ合成ツールからの EDIF ネットリストをラッパーに含め、デザインをインプリメントすることもできます。
- サードパーティ合成ツールで生成された EDIF ネットリストの HDL ラッパーを作成します。
- [Sources] ウィンドウの [Hierarchy] タブを選択します。
- 右クリックして Hierarchy Update → No Update, Manual Compile Order をクリックします。
-
AMD Vivado™
ネットリスト プロジェクトに次を追加します。
- サードパーティ合成ツールからのネットリスト。
- ユーザー レベルの最上位デザイン制約。
- IP の XCI ファイル (IP ごとに XCI ファイル 1 つ)。
IP の XCI ファイルを使用すると、インプリメンテーション中に IP DCP のネットリストおよび XDC 出力ファイルが自動的に使用されます。
- デザインをインプリメントします。
IP の DCP に必要な I/O バッファーが含まれない場合、Vivado インプリメンテーションで追加されます。
プロジェクト モードまたは非プロジェクト モードのいずれかで AMD IP を参照する際は、DCP ファイルを直接指定するのではなく、IP の XCI ファイルを使用してください。DCP には制約が含まれていますが、エンドユーザー制約のアウト オブ コンテキストに分解されます。XCI を使用すると、すべてのネットリスト (エンドユーザーと IP) が統合された後、IP の XDC 出力ファイルが生成されます。また、この後 IP の XCI の Tcl スクリプトがすべて、エンドユーザー制約およびネットリストのコンテキストで評価されます。
非プロジェクト モードでのサードパーティ合成の Tcl スクリプト例
# Set target part
set_part <part>
# Read the netlist from third-party synthesis tool
read_edif top.edif
# Read in the IP XCIs
read_ip ip1.xci
read_ip ip2.xci
# read in top level constraints
read_xdc top.xdc
# Implement the design
link_design -top <top>
opt_design
place_design
phys_opt_design
route_design
write_bitstream -file <name>synth_ip コマンドを使用して IP を生成します。プロジェクト モードでのサードパーティ合成の Tcl スクリプト例
# Create a project on disk
create_project <name> -part <part>
# configure as a netlist project
set_property design_mode "GateLvl" [current_fileset]
set_property top <top> [current_fileset]
# Add in the netlist from third-party synthesis tool
add_files top.edif
# Add in XCI files for the IP
add_files {ip1.xci ip2.xci ip3.xci}
# Add in top level constraints: this might include XDC files from the third-party
# synthesis tool
add_files top.xdc
# Launch implementation
launch_run impl_1 -to write_bitstream