Vivado Design Suite には、インシステム プログラミングとインプリメンテーション後のデザインのデバッグを実行する機能が含まれます。インシステムでのデザインのデバッグには、インプリメンテーション後のデザインを、実際のシステム環境で、システム スピードで、タイミング精度の高いデバッグを実行できるという利点があります。
Vivado Lab Edition ツールを使用すると、JTAG 接続を使用して AMD ボードに接続されている場合に、IP の機能をテストおよび検証できます。次のデバッグ IP コアがあります。
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Vivado Integrated Logic Analyzer: ILA コアを使用した Vivado ロジック解析機能では、FPGA 上でインプリメンテーション後にデザインのインシステム デバッグを実行できます。
デザインの信号を監視する必要がある場合に使用します。ハードウェア イベントをトリガーし、データをシステム速度でキャプチャするためにも使用できます。ILA コアは、RTL コードにインスタンシエートするか、Vivado デザイン フローの合成後に挿入できます。
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Vivado Virtual I/O Analyzer: VIO コアを使用した Vivado シリアル I/O 解析機能では、内部 FPGA 信号をリアルタイムに監視および駆動できます。ターゲット ハードウェアへの物理的なアクセスがない場合は、このデバッグ機能を使用して、実際のハードウェアにある信号を駆動およびモニターできます。
このデバッグ コアは RTL コードにインスタンシエートする必要があるので、どのネットを駆動するのかを知っておく必要があります。
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IBERT Serial Analyzer: IBERT (Integrated Bit Error Ratio Tester) を使用したシリアル解析機能では、インシステム シリアル I/O を検証およびデバッグできます。この機能を使用すると、FPGA ベース システムの高速シリアル I/O リンクを計測および最適化できます。
LogiCORE IBERT は、単純なクロックおよび接続の問題から複雑なマージン解析およびチャネル最適化の問題まで、さまざまなインシステム デバッグおよび検証の問題を解決するために使用します。
このコアを使用すると、受信信号にレシーバー イコライゼーションが適用された後の信号の質を計測できます。こうすると、TX-to-RX チャネルの最適なポイントで計測して現実に即した正確なデータを取得できます。
カスタマイズしたどの IBERT コアでも、サンプル デザインを生成できます。コア インスタンスをカスタマイズして生成したら、生成したコアを右クリックして Open IP Example Design をクリックします。
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JTAG to AXI: JTAG to AXI Master デバッグ コアは、ハードウェアで実行されるシステムに含まれるさまざまな AXI4 および AXI4-Lite スレーブ コアと通信する AXI トランザクションを生成します。
このコアは、AXI トランザクションを生成し、ランタイムで FPGA 内部の AXI 信号をデバッグおよび駆動するために使用します。このコアは、プロセッサのない IP デザインでも使用できます。このコアは IP カタログの [Debug] カテゴリに含まれます。
詳細は、次の資料を参照してください。
- 『IBERT 7 Series GTX Transceivers LogiCORE IP 製品ガイド』 (PG132)
- 『IBERT 7 Series GTP Transceivers LogiCORE IP 製品ガイド』 (PG133)
- 『IBERT 7 Series GTH Transceivers LogiCORE IP 製品ガイド』 (PG152)
- 『Integrated Logic Analyzer LogiCORE IP 製品ガイド』 (PG172)
- 『JTag to AXI LogiCORE IP 製品ガイド』 (PG174)
- 『Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ』 (UG908)
- 『Vivado Design Suite チュートリアル: プログラムおよびデバッグ』 (UG936)
- 『UltraFast 設計手法 (Vivado Design Suite 用)』 (UG949)