SysgenPortDescriptor のメンバー変数 - 2020.2 日本語

Vivado Design Suite ユーザー ガイド: System Generator を使用したモデル ベースの DSP デザイン (UG897)

Document ID
UG897
Release Date
2020-11-18
Version
2020.2 日本語
データ型 メンバー 説明
文字列 name ポートの名前を指定します。
整数 simulinkPortNumber Simulink® でこのポートのインデックスを指定します。インデックスは 1 から始まります (Simulink と同様)。
ブール型 typeKnown ポート タイプがわかっている場合は true、そうでない場合は false です。
文字列 type ポートのタイプ (UFix_<n>_<b>、Fix_<n>_<b>、Bool など)。
ブール型 isBool ポート タイプがブール型の場合は true、そうでない場合は false です。
ブール型 isSigned タイプが符号付きの場合は true、そうでない場合は false です。
ブール型 isConstant ポートが定数の場合は true、そうでない場合は false です。
整数 width ポート幅を指定します。
整数 binpt 2 進小数点の位置を 0 ~ width の整数で指定します。
ブール型 rateKnown レートがわかっている場合は true、そうでない場合は false です。
double rate ポートのサンプル レートを指定します。レートは MATLAB® double として表した正の整数です。レートを無限にして、ポートが定数を出力することを示すこともできます。