自動コード生成 - 2020.2 日本語

Vivado Design Suite ユーザー ガイド: System Generator を使用したモデル ベースの DSP デザイン (UG897)

Document ID
UG897
Release Date
2020-11-18
Version
2020.2 日本語

System Generator は、デザインを自動的に低級言語表現にコンパイルします。System Generator でのモデルのコンパイル方法は、System Generator トークンの設定によって異なります。ハードウェアの HDL 記述に加え、補助ファイルも生成されます。プロジェクト ファイルや制約ファイルなどのファイルはダウンストリーム ツールで使用され、VHDL テストベンチなどのファイルはデザインの検証に使用されます。

System Generator トークンを使用したコンパイルおよびシミュレーション System Generator トークンを使用してデザインを低位 HDL にコンパイルする方法を説明します。
コンパイル結果 System Generator トークンで HDL Netlist を選択して Generate ボタンをクリックしたときに System Generator で生成される下位ファイルについて説明します。
Vivado プロジェクト System Generator トークンで HDL Netlist または IP Catalog を選択して Generate ボタンをクリックしたときに System Generator で生成されるサンプル プロジェクトについて説明します。
HDL テストベンチ System Generator で生成される VHDL テストベンチについて説明します。