Hard Block Planner の使用 - 2023.2 日本語 - 2023.1 日本語

Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング (UG899)

Document ID
UG899
Release Date
2023-10-18
Version
2023.2 日本語
ハード ブロック プランニング用のデザインを作成するには、次の手順を実行します。
  1. AMD Versal™ アダプティブ SoC はターゲットとするプロジェクトを作成します。この演習では、xcvc1902-vsvd1760-1LP-i-L をターゲットとする PCIe® デザインを作成します。RTL プロジェクトの作成時には、Do not specify sources at this time がオンになっていることを確認します。

  2. プロジェクトが読み込まれたら、BD キャンバスの + ボタンをクリックし、Versal ACAP Integrated Block for PCI Express IP を追加します。

  3. BD キャンバスに IP を追加したら、キャンバスの上に表示される Run Block Automation リンクをクリックします。

  4. ブロック オートメーションを実行すると、pcie_versal_0_support ブロックがインスタンシエートされます。このブロックには、PCIe による外部との通信を必要とする GT モジュールが含まれています。

  5. ブロック オートメーションが完了したら、Flow NavigatorIP INTEGRATORGenerate Block Design をクリックします。後続のプロンプトが表示されたら、設定をデフォルトのままにして Generate ボタンをクリックします。



  6. デザインを合成する前に、最上位 HDL wrapper を作成します。

  7. 次に、デザインを合成し、合成済みデザインを開きます。Windows メニューの Hard Block Planner オプションは、合成済みデザインを開くと表示されるようになります。

  8. 合成済みデザインを開くと、Hard Block Planner でネットリスト オブジェクトが読み出されて処理され、デザインで使用可能なすべてのハード IP が収集されます。[Device] ウィンドウで位置をクロスプローブすると、サイトを変更または割り当てできます。

  9. 現在のデザインには 2 つのハード IP (PCIE40E5 および GTYE5_QUAD) があり、これらの位置は Hard Block Planner を使用してプランニングできます。これには、[Site] 列のドロップダウン リストから適切なサイトを選択します。
    注記: PCI Express ハード IP は、IP インテグレーターの PCI Express IP によってあらかじめ定義されます。

  10. GT_QUAD の場合は、[REFCLK Source] 列を使用して REFCLK ソース配置をプランニングすることもできます。

  11. [Hard Block Planner] ウィンドウで PCIe® Hard-IP グループを選択します。[Show Hard-IP Connectivity for selected IP -groups] オプションが利用可能になります。そのアイコンをクリックすると、選択したグループのハード IP が青で、関連する GT が赤で、REFCLK ソースが緑でマークされます。