Vivado Design Suite では、PCB 設計者と FPGA 設計者の初期の共同作業から完全にインプリメントされたデザインの検証まで、デザイン プロセスのさまざまな段階で I/O およびクロック プランニングを実行できます。デザイン フローを進めていくと、より多くの情報を入手できるようになり、より複雑な解析およびルール チェックが可能になります。たとえば、デザイン フロー早期 (合成/最適化) の解析では、実際のセル遅延が使用されますが、インターコネクト遅延は 0 です。配置後は、実際のセル遅延と見積もりインターコネクト遅延が使用され、インプリメント済みデザインでは実際のセル遅延と配線済みネットの実際のインターコネクト遅延が使用されます。
最適な I/O 割り当ては、FPGA の構造、PCB デザインの要件、および FPGA の構造と PCB デザイン要件の関係によって異なります。FPGA と PCB 間の物理的および論理的な関係を把握することにより、デバイスのデータフローを効率化できます。I/O ポートの割り当ては PCB からの信号がどのように FPGA デザインに入力されてボードに出力されるかを定義し、クロック リソースの割り当てはデザインのクロック ツリーの構造を定義しますが、これらの割り当ては通常同時に定義されます。
たとえば、デバイス上の一部のピンはクロック ピンに適しており、ほかのピンはデジタル制御インピーダンス (DCI) カスケードおよび内部電圧基準 (VREF) に適しています。
I/O ポートおよびクロックの割り当てが適切にプランニングされていないと、システム パフォーマンスが低下し、デザインを何回も反復実行することになり、デザイン クロージャに時間がかかります。Versal のクロックおよび I/O の設計は、Advanced IO Wizard の GUI を使用して簡単に実行できます。 UltraFast™ 設計手法を使用したボードおよびデバイス プランニングについては、 『FPGA および SOC 用 UltraFast 設計手法ガイド』 (UG949) の「ボードおよびデバイス プランニング」を参照してください。
I/O プランニングは、デザイン フローのどの段階でも実行できます。たとえば、I/O 割り当てを最上位ポート リスト、レジスタ トランスファー レベル (RTL) デザイン、または合成済みネットリストから開始できます。さまざまなタイプのプロジェクトにより、I/O プランニングを柔軟に実行できます。ただし、I/O の割り当てはできるだけ合成済みデザインで実行してください。たとえば、より複雑な I/O 配置のデザイン ルール チェック (DRC) は、合成済みデザインでのみ実行可能です。
I/O プランニングは、複数の方法で実行できます。Advanced IO Wizard でデザインを構築した場合は、Advanced I/O Planner という Versal 用の新しいツールを使用して、SelectIO やソフト/ハード メモリ インターフェイスのピン プランニングを、バンク (54 ピン) またはニブル (6 ピン) 単位で実行できます。Advanced I/O Planner では、ピンを自動で割り当て、その後従来のピン プランニング ツールを使用して個々のピン割り当てを調整できます。このツールでは、すべての I/O インターフェイスを自動配置して、最適なクロッキングおよび I/O アーキテクチャを達成できます。個々の I/O を配置する必要がある場合は、従来のピン プランニング ツールを使用してピン制約を XDC ファイルに出力できます。最後に、ピン プランニングをユーザー定義 XDC ファイルで指定することも可能です。
メモリ IP、ギガビット トランシーバー (GT)、AMDの高速 I/O IP、 PCI Express® (PCIe)、およびイーサネット インターフェイスなどの IP には、それらの IP に関連付けられた I/O ポートがあります。I/O プランニング プロセスを開始する前に、Vivado Design Suite の IP 機能を使用してこれらの IP を適切に設定しておく必要があります。これらのインターフェイスは通常タイミング クリティカルなので、デバイスのピン割り当てを考慮する際はこれらの IP を始点として使用します。また、これらの IP を使用する場合は、RTL または合成済みデザインを使用してください。詳細は、「I/O ポートを含む IP の I/O およびクロック プランニング」を参照してください。