AMD Vivado™ Design Suite では、UltraScale アーキテクチャのメモリ IP の I/O 割り当ておよびインプリメンテーション プロセスに次のような違いがあります。
- メモリ IP の I/O プランニングをデザインのほかの部分の I/O プランニングと共に Vivado IDE の [I/O Planning] レイアウトに統合し、ピン プランニングをデザイン RTL に含めるか、またはデザインの合成後に実行することが可能。
- IP の PHY インプリメンテーションが合成後に
opt_design
コマンドの一部として実行されるようになり、ネットリスト ベースの I/O プランニングが可能。 - IP を含む物理ブロック (Pblock) が
opt_design
コマンドの一部として自動的に生成されるようになり、ユーザーには非表示。