UltraScale アーキテクチャのメモリ IP の I/O プランニング - 2023.2 日本語 - 2023.1 日本語

AMD UltraScale™ アーキテクチャのメモリ IP は、FPGA ユーザーデザインおよび AMBA® 仕様の AXI4 スレーブ インターフェイスからサポートされる外部メモリ デバイスへの通信用に、あらかじめ設計されたコントローラーおよび物理層 (PHY) を使用するメモリ コントローラーを定義します。高速メモリ インターフェイスは、次に従う必要があります。

• クロッキングおよびスキューの要件に基づくピン配置要件
• メモリの I/O バンク内でのバイト レーンの使用に関する規則
• 物理的なピン割り当ての要件

メモリには、ハード メモリ コントローラー専用の I/O ピン (DDRMC) もあります。これらのピンは、ハード メモリ コントローラー以外には使用できません。デザインでこれらのピンを使用しない場合でも、これらのピンを GPIO に使用することはできません。

パフォーマンスの面では、メモリ IP の最終的な構成は I/O 割り当てに依存するので、IP の I/O を割り当てるまで IP のインプリメンテーションを完了することはできません。そのため、この IP の I/O 割り当てとインプリメンテーションは、ほかのほとんどの IP とは異なる方法で処理する必要があります。この章では、UltraScale アーキテクチャのメモリ IP の I/O プランニングおよびインプリメンテーション プロセスについて説明します。