ASYNC_REG 制約には、次のような特徴があります。
- デザインの非同期レジスタを特定します。
- これらのレジスタの X 伝搬をディスエーブルにします。
ASYNC_REG 制約は、次のいずれかを使用してフロントエンド デザインのレジスタに適用できます。
- HDL コードの属性
- ザイリンクス デザイン制約 (XDC)
ASYNC_REG が適用されているレジスタでは、タイミング シミュレーション中に前の値が保持され、シミュレーションで X は出力されません。新しい値が供給されている可能性もあるので、注意してください。
ASYNC_REG 制約は、CLB および入出力ブロック (IOB) レジスタおよびラッチにのみ適用できます。詳細は、 『Vivado Design Suite プロパティ リファレンス ガイド』 (UG912) の ASYNC_REG 制約を参照してください。
非同期データを供給するのを回避できない場合は、IOB または CLB レジスタにのみに供給してください。RAM、シフト レジスタ LUT (SRL)、またはその他の同期エレメントに非同期信号を供給すると、結果が決定的なものにならないので、避けてください。AMD では、非同期信号をまずレジスタ、ラッチ、または FIFO で同期化してから、RAM、シフト レジスタ LUT (SRL) などの同期エレメントに書き込むようにすることを強くお勧めします。詳細は、 『Vivado Design Suite ユーザー ガイド: 制約の使用』 (UG903) を参照してください。