Vivado Design Suite シミュレーション ロジック - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: ロジック シミュレーション (UG900)

Document ID
UG900
Release Date
2023-10-18
Version
2023.2 日本語

ロジックは、HDL で定義される概念ではなく、AMD Vivado™ シミュレータによるヒューリスティック (経験則) を使用したものです。

  • Verilog オブジェクトは、Verilog の bit 型であることが暗示される場合、logic 型であるとみなされます。これには wire および reg オブジェクトや整数、時間が含まれます。
  • VHDL オブジェクトは、オブジェクト型が bit、logic、または列挙型 (列挙子が std_logic の列挙型のサブセットで少なくとも 0 および 1 が含まれる) の場合、またはオブジェクトの型がこのような型の 1 次元配列である場合、std_logic 型であるとみなされます。
  • VHDL 列挙型の HDL オブジェクトの場合、値は列挙子リテラルの 1 つになります。列挙子が文字リテラルではない場合シングル クォーテーション (') は含めません。基数は無視されます。
  • 整数型の VHDL オブジェクトの場合、値をその型の範囲内の符号付き 10 進数整数にできます。基数は無視されます。
  • VHDL および Verilog の浮動小数点型の場合、値は浮動小数点になります。基数は無視されます。
  • すべての型の HDL オブジェクトで、Tcl コマンド set による値の設定はサポートされません。