- VHDL デザインに Verilog/SystemVerilog (SV) モジュールをインスタンシエートでき、Verilog/SV デザインに VHDL コンポーネントをインスタンシエートできます。Verilog/SV モジュールと VHDL コンポーネントの結合には、コンポーネント インスタンシエーション ベースのデフォルトの結合が使用されます。VHDL プロセス文で Verilog 関数を呼び出すというような VHDL と Verilog の混合使用はサポートされません。
- Verilog/SV モジュールへの境界には、VHDL 型、ジェネリック、およびポートのサブセットを使用できます。同様に、VHDL コンポーネントへの境界には Verilog/SV 型、パラメーター、およびポートのサブセットを使用できます。表 2 をご覧ください。 重要: VHDL レコード オブジェクトの Verilog オブジェクトへの接続はサポートされていませんが、サポートされる型の VHDL レコード エレメントは互換性のある Verilog ポートに接続できます。
- Verilog/SV 階層参照では VHDL ユニットは参照できず、VHDL 拡張/選択名では Verilog/SV ユニットは参照できません。