合成後およびインプリメンテーション後のシミュレーション - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: ロジック シミュレーション (UG900)

Document ID
UG900
Release Date
2023-10-18
Version
2023.2 日本語

合成後およびインプリメンテーション後のシミュレーションでは、論理シミュレーションまたは Verilog タイミング シミュレーションを実行できます。次の図に、合成後およびインプリメンテーション後のシミュレーション プロセスを示します。

図 1. 合成後およびインプリメンテーション後のシミュレーション

次に、コマンド ラインから合成後の論理シミュレーションを実行する例を示します。

synth_design -top top -part xc7k70tfbg676-2
open_run synth_1 -name netlist_1
write_verilog -mode funcsim test_synth.v
launch_simulation -mode post-synthesis
ヒント: 合成後およびインプリメンテーション後のタイミング シミュレーションを実行する場合、write_sdf の後に write_verilog コマンドを実行する必要があり、エラボレーションおよびシミュレーションに適切なアノテート コマンドが必要です。