定義済みマクロ - 2023.2 日本語

XILINX_SIMULATOR は Verilog の定義済みマクロです。このマクロの値は 1 です。定義済みマクロでは、ツール専用の関数が実行されるか、デザイン フローで使用するツールが特定されます。次に使用例を示します。

`ifdef VCS
     // VCS specific code
`endif
`ifdef INCA
     // NCSIM specific code
`endif
`ifdef MODEL_TECH
     // MODELSIM specific code
`endif
`ifdef XILINX_ISIM
     // ISE Simulator (ISim) specific code
`endif
`ifdef XILINX_SIMULATOR
     // Vivado Simulator (XSim) specific code
`endif
`ifdef _VCP
//Aldec specific code
`endif