CASCADE_HEIGHT の Verilog 例

CASCADE_HEIGHT の Verilog 例 - 2023.2 日本語

Vivado Design Suite ユーザーガイド: 合成 (UG901)

Document ID

UG901

Release Date

2023-11-01

Version

2023.2 日本語

(* cascade_height = 16 *) reg [data_size-1:0] myram [2**addr_size-1:0];