CLOCK_BUFFER_TYPE の Verilog 例

CLOCK_BUFFER_TYPE の Verilog 例 - 2023.2 日本語

Vivado Design Suite ユーザーガイド: 合成 (UG901)

Document ID

UG901

Release Date

2023-11-01

Version

2023.2 日本語

(* clock_buffer_type = "none" *) input clk1;