FIR フィルター - 2023.2 日本語

Vivado 合成は、RTL から直接 FIR フィルターを作成するのにカスケード接続された乗加算器を推論します。

このようなフィルターにはいくつかのインプリメンテーション方法があります。その 1 つは、 『7 シリーズ FPGA DSP48E1 スライス ユーザー ガイド』 ( UG479 ) で説明され、8 タップ偶数対称シストリック フィルターのコード例 (Verilog) に示されているシストリック フィルターです。

コード例のファイルは、このリンクからダウンロードできます。