FULL_CASE (Verilog のみ) - 2023.2 日本語

FULL_CASE は、すべての可能な値が case、casex、または casez 文で指定されていることを示します。case 値が指定されている場合、VivadoVivado 合成で case 値に対して余分なロジックは作成されません。この属性は、case 文に設定できます。