KEEP の Verilog 例 - 2023.2 日本語
Vivado Design Suite ユーザー ガイド: 合成 (UG901)
Document ID
UG901
Release Date
2023-11-01
Version
2023.2 日本語
(* keep = "true" *) wire sig1; assign sig1 = in1 & in2; assign out1 = sig1 & in2;