PARALLEL_CASE
は、case 文がパラレル構文で構築される必要のあることを示します。ロジックは if -elsif
構文では作成されません。この属性は合成コンパイラに影響し、デザインの論理動作を変更する可能性があるので、RTL でのみ設定可能です。
(* parallel_case *) case select
3'b100 : sig = val1;
3'b010 : sig = val2;
3'b001 : sig = val3;
endcase
注記: この制約は、Verilog RTL でのみ制御できます。