SHREG_EXTRACT の Verilog 例 - 2023.2 日本語
Vivado Design Suite ユーザー ガイド: 合成 (UG901)
Document ID
UG901
Release Date
2023-11-01
Version
2023.2 日本語
(* shreg_extract = "no" *) reg [16:0] my_srl;