VHDL および Verilog の境界規則は、次のとおりです。
- VHDL および Verilog 間の境界は、デザイン ユニット レベルにより強制されます。
- VHDL エンティティまたはアーキテクチャには、Verilog モジュールをインスタンシエートできます。詳細は、Verilog への VHDL のインスタンシエートを参照してください。
- Verilog モジュールには、VHDL エンティティをインスタンシエートできます。VHDL への Verilog のインスタンシエートを参照してください。