プロジェクトを構成する VHDL および Verilog ファイルは、独自の HDL プロジェクト ファイルで指定します。VHDL と Verilog を混合する際の規則は、次のとおりです。
- VHDL と Verilog の混合は、デザイン ユニット (セル) のインスタンシエーションに制限されます。
- VHDL コードから Verilog モジュールをインスタンシエートでき、Verilog コードから VHDL エンティティをインスタンシエートできます。それ以外の VHDL および Verilog の混合はサポートされません。たとえば、VHDL ソース コードに Verilog ソース コードを直接埋め込むことはできません。
- VHDL デザインでは、VHDL のデータ型、ジェネリック、ポートのサブセットを Verilog モジュールとの境界に使用できます。Verilog デザインでは、Verilog のデータ型、パラメーター、ポートのサブセットを VHDL エンティティとの境界に使用できます。VHDL および Verilog の境界規則を参照してください。
- Vivado 合成では、HDL エラボレーション段階で VHDL デザイン ユニットが Verilog モジュールにバインドされます。