Verilog モジュールが VHDL エンティティにインスタンシエートされる場合、フォーマル ポートには次の特性を使用できます。
- サポートされる方向:
input、output、inout - 使用可能なデータ型:
wireおよびreg -
Vivado 合成では、次はサポートされません。
- Verilog の双方向パス オプションへの接続。
- 混合デザイン境界での名前の付いていない Verilog ポートの使用。
大文字と小文字が混合している Verilog モジュールのポート名を接続する場合は、同等のコンポーネント宣言を使用してください。Vivado 合成では、Verilog ポート名はすべて小文字であると判断されます。