規則が厳しく、データ型が厳格に定義されているため、自由度が低く、エラーが発生しにくい HDL ソース コードでの RAM コンポーネントの初期化が簡単 (Verilog の初期ブロックの方が困難) パッケージ サポート カスタム型 列挙型 reg と wire の混乱がない