VHDL の定義済み列挙型 - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: 合成 (UG901)
Document ID
UG901
Release Date
2023-11-01
Version
2023.2 日本語

Vivado 合成では、次の表に示す定義済み VHDL 列挙型がサポートされます。

表 1. VHDL 列挙型のサマリ
列挙型 定義されているパッケージ 有効な値
bit 標準パッケージ
  • 0 (論理 0)
  • 1 (論理 1)
boolean 標準パッケージ
  • false
  • true
std_logic IEEE std_logic_1164 パッケージ 「std_logic に使用可能な値」を参照してください。

std_logic に使用可能な値

表 2. std_logic に使用可能な値
値 説明 Vivado 合成での処理
U 初期化 Vivado 合成では使用不可
X 不明 ドントケアとして処理
0 Low ロジック 0 として処理。
1 High ロジック 1 として処理
Z ハイ インピーダンス ハイ インピーダンスとして処理
W 不明の弱い信号 Vivado 合成では使用不可
L Low の弱い信号 0 と同様に処理
H High の弱い信号 1 と同様に処理
- ドントケア ドントケアとして処理