デザインでブロックを複数回使用する場合は、VHDL の関数およびプロシージャを使用します。内容は組み合わせプロセスと類似しています。
関数およびプロシージャは、次で宣言します。
- エンティティの宣言部
- アーキテクチャ
- パッケージ
関数またはプロシージャは、宣言部と本体で構成されます。宣言部では、次を指定します。
-
inputパラメーター (範囲を制約する必要なし) - 出力および入出力パラメーター (プロシージャのみ)
outputinout
重要: 分解関数は、IEEE
std_logic_1164 パッケージで定義されるもの以外はサポートされません。