VHDL の順序ロジック - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: 合成 (UG901)

Document ID
UG901
Release Date
2023-11-01
Version
2023.2 日本語

プロセス内のすべてのパスで明示的に代入されていない信号がある場合、VHDL プロセスは組み合わせプロセスではなく、順次プロセスになります。生成されたハードウェアには、内部ステートまたはメモリ (フリップフロップまたはラッチ) が含まれます。

プロセスを使用したセンシティビティ リスト付き順次プロセスには、次を記述します。

  • クロック信号
  • 順次エレメントを非同期に制御するオプションの信号 (非同期セット/リセット)
  • クロックイベントを記述した if 文