Verilog モジュールから VHDL デザイン ユニットをインスタンシエートする場合、Vivado 合成では次の制限があります。
- ポートは明示的に関連付ける必要があります。ポート マップでは、有効なフォーマル ポート名を指定してください。
- パラメーターは、値を変更していない場合でも、インスタンシエート時にすべて渡されます。
- パラメーター値の変更は、名前で指定され、順序は指定されません。
defpasを使用するのではなく、インスタンシエーションで実行されます。 - Verilog モジュールを VHDL にインスタンシエートする場合、コンポーネント インスタンシエーションのみがサポートされます。直接エンティティ インスタンシエーションはサポートされません。