合成ツールなどのプログラムに特定の情報を渡すために使用します。 広く使用されています。 モジュール宣言およびインスタンシエーション内で、演算子または信号に指定できます。 コンパイラでほかの属性宣言がサポートされていても、Vivado 合成では無視されます。 Verilog-2001 属性を使用して次のものに制約を設定します。 次のような個別のオブジェクト: モジュール インスタンス ネット 次の合成制約を設定します。 フル ケース パラレル ケース