Verilog case 文での整数処理の例 - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: 合成 (UG901)

Document ID
UG901
Release Date
2023-11-01
Version
2023.2 日本語

次のコード例では、case 項目式 4 のサイズが指定されていないので、結果が予測不可能になります。この問題を解決するには、この case 項目式 4 のサイズを 3 ビットにします。

reg [2:0] condition1; always @(condition1) begin
case(condition1)
4 : data_out = 2; // Generates faulty logic
3'd4 : data_out = 2; // Does work
endcase
end