Verilog にインスタンシエートされた VHDL のポート マップ - 2023.2 日本語

VHDL エンティティが Verilog モジュールにインスタンシエートされる場合、フォーマル ポートに次の特性を使用できます。

• サポートされる方向: in、out、inout
• サポートされない指示子: buffer、linkage
• 使用可能なデータ型: bit、bit_vector、std_logic、std_ulogic、std_logic_vector、std_ulogic_vector