Verilog の機能 - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: 合成 (UG901)

Document ID
UG901
Release Date
2023-11-01
Version
2023.2 日本語

Verilog では、ビヘイビアー記述および構造言語記述の両方が可能で、さまざまな抽象レベルでデザイン オブジェクトを表現できます。

  • Verilog を使用してハードウェアを設計すると、次のようなソフトウェアの概念を利用できます。
    • 並列処理
    • オブジェクト指向プログラム
  • Verilog の構文は、C 言語および Pascal に類似しています。
  • Vivado 合成では、IEEE 1364 がサポートされます。
  • Vivado 合成での Verilog サポートでは、グローバル回路および各ブロックを効率的に記述できます。
    • 合成は、各ブロックに最適な合成フローを使用して実行されます。
    • ここで合成とは、Verilog のビヘイビアー記述と構造記述を、フラット化されたゲート レベルのネットリストにコンパイルすることを指します。生成されたネットリストは、Virtex デバイスなどのプログラマブル ロジック デバイスをカスタム プログラムするために使用できます。
    • 次のものに対して、それぞれ異なる合成方法が使用されます。
  • 数値演算ブロック
  • インターコネクト ロジック
  • 有限ステート マシン (FSM) コンポーネント

基本的な Verilog の概念については、『IEEE Standard VHDL Language Reference Manual』を参照してください。