次の表に、Vivado 合成での Verilog コンストラクトのサポート ステータスを示します。
| Verilog 定数 | サポート ステータス |
|---|---|
| 定数 | |
| 整数 | サポートあり |
| 実数 | サポートあり |
| 文字列 | サポートなし |
| Verilog データ型 | |
ネット型
|
サポートなし |
|
サポートあり |
| すべての駆動電流 | 無視 |
| real および realtime レジスタ | サポートなし |
| すべての名前付きイベント | サポートなし |
| 遅延 | 無視 |
| Verilog 手続き代入文 | |
| assign | 制限付きでサポート。詳細は、assign 文および deassign 文の使用 を参照してください。 |
| deassign | 制限付きでサポート。詳細は、assign 文および deassign 文の使用 を参照してください。 |
| force | サポートなし |
| release | サポートなし |
| forever 文 | サポートなし |
| repeat 文 | サポートあり (repeat 値は定数にする必要あり) |
| for 文 | サポートあり (範囲はスタティックにする必要あり) |
| delay (#) | 無視 |
| event (@) | サポートなし |
| wait | サポートなし |
| 名前付きイベント | サポートなし |
| 並列ブロック | サポートなし |
| 指定ブロック | 無視 |
| disable | サポートあり |
| Verilog デザイン階層 | |
| モジュール定義 | サポートあり |
| マクロモジュール定義 | サポートなし |
| 階層名 | サポートあり 1 |
| defparam | サポートあり |
| インスタンスの配列 | サポートあり |
| configurations | サポートあり |
| Verilog コンパイラ指示子 | |
| `celldefine `endcelldefine | 無視 |
| `default_nettype | サポートあり |
| `define | サポートあり |
| `ifdef `else `endif | サポートあり |
| `undef、`ifndef、`elsif | サポートあり |
| `include | サポートあり |
| `resetall | 無視 |
| `timescale | 無視 |
|
`unconnected_drive `nounconnected_drive |
無視 |
| `uselib | サポートなし |
| `file、`line | サポートあり |
|
|