次のコード例は、パラメーターと generate-for 構文を使用して反復エレメントの作成を制御する方法を示します。詳細は、generate 文 を参照してください。
ファイル名: parameter_generate_for_1.v
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// A shift register description that illustrates the use of parameters and
// generate-for constructs in Verilog
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// File: parameter_generate_for_1.v
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module parameter_generate_for_1 (clk, si, so);
parameter SIZE = 8;
input clk;
input si;
output so;
reg [0:SIZE-1] s;
assign so = s[SIZE-1];
always @ (posedge clk)
s[0] <= si;
genvar i;
generate
for (i = 1; i < SIZE; i = i+1)
begin : shreg
always @ (posedge clk)
begin
s[i] <= s[i-1];
end
end
endgenerate
endmodule