Verilog ビヘイビアー記述のモジュール宣言の例 2

Verilog ビヘイビアー記述のモジュール宣言の例 2 - 2023.2 日本語

Vivado Design Suite ユーザーガイド: 合成 (UG901)

Document ID

UG901

Release Date

2023-11-01

Version

2023.2 日本語

module example ( input A, inputB, output O
);

assign O = A & B;
endmodule