Verilog ビヘイビアー記述の変数 - 2023.2 日本語

• Verilog ビヘイビアー記述の変数は、整数として宣言します。
• これらの宣言はテスト コードでのみ使用されます。実際のハードウェア記述では、reg や wire などのデータ型を使用できます。
• reg と wire の違いは、変数の値が reg では手続きブロックで、wire では継続代入文で指定される点です。
  • reg および wire のデフォルト幅はどちらも 1 ビット (スカラー) です。
  • reg または wire 宣言で N ビット幅 (ベクター) を指定するには、角かっこ ([ ]) 内に左のビット位置と右のビット位置をコロンで区切って定義します。
  • Verilog-2001 では、reg および wire データ型のどちらも符号付きまたは符号なしにできます。