Verilog モジュールの例

Verilog モジュールの例 - 2023.2 日本語

Vivado Design Suite ユーザーガイド: 合成 (UG901)

Document ID

UG901

Release Date

2023-11-01

Version

2023.2 日本語

(* DONT_TOUCH = "yes" *)
module example_dt_ver
(clk,
In1,
In2,
out1);