wait 文の後にクロック イネーブルを記述した例 (VHDL) - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: 合成 (UG901)

Document ID
UG901
Release Date
2023-11-01
Version
2023.2 日本語

クロック イネーブルは、次のように別に記述することもできます。

process begin
wait until rising_edge(clk);
if clken = '1' then
q <= d;
end if;
end process;