インスタンシエーションでは、次の規則が適用されます。 Verilog モジュールを VHDL デザイン ユニットにバインドするには、コンポーネント インスタンシエーションに基づくデフォルトのバインドが使用されます。 VHDL に Verilog モジュールをインスタンシエートする場合、Vivado 合成では次はサポートされていません。 コンフィギュレーション仕様 直接インスタンシエーション コンポーネント コンフィギュレーション