if (in1) out = 1'b0;
else out = in2;
この代入文は、プロセスに含まれる追加の文が同時に実行されないようにし、主にシミュレーションで使用されます。
Vivado シミュレーションの Verilog フォーマットの詳細は、 『Vivado Design Suite ユーザー ガイド: ロジック シミュレーション』 (UG900) を参照してください。
if (in1) out = 1'b0;
else out = in2;
この代入文は、プロセスに含まれる追加の文が同時に実行されないようにし、主にシミュレーションで使用されます。
Vivado シミュレーションの Verilog フォーマットの詳細は、 『Vivado Design Suite ユーザー ガイド: ロジック シミュレーション』 (UG900) を参照してください。