レジスタを初期化する例 1 (VHDL) - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: 合成 (UG901)

Document ID
UG901
Release Date
2023-11-01
Version
2023.2 日本語

次のコード例は、回路に電源が入り、回路のグローバル リセットが適用されたときに順次エレメントが初期化されるパワーアップ値を指定しています。

signal arb_onebit : std_logic := '0';
signal arb_priority : std_logic_vector(3 downto 0) := "1011";