Vivado 合成では、Verilog ビヘイビアー記述で有効な文がサポートされます。
- 有効な文 (変数および信号代入) は次のとおりです。
- <変数> = <論理式>
- if (<条件>) 文
- else 文
- case (<論理式>) 文
expression: statement ... default: statement endcase - for (<変数> = <論理式>; <条件>; <変数> = <変数> + <論理式>) 文
- while (<条件>) 文
- forever 文
- function および task
- すべての変数は、integer (整数) または reg (レジスタ) として宣言されます。
- 変数は wire として宣言することはできません。